Verilator

芯片和 FPGA 设计要跑大量仿真，商业仿真器授权贵得离谱，开源的又往往太慢。Verilator 是一个开源的 SystemVerilog 仿真器和代码检查工具。

它把 Verilog 编译成优化的 C++ 模型，仿真速度可比肩甚至超过商业工具，并支持多线程。

软件功能

编译仿真：转成 C++。

高速：多线程。

代码检查：Lint。

开源免费：无授权费。